# N32Iap

**Repository Path**: vinton/n32iap

## Basic Information

- **Project Name**: N32Iap
- **Description**: N32G430工程，开发笔记
- **Primary Language**: C/C++
- **License**: GPL-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 5
- **Created**: 2025-05-28
- **Last Updated**: 2025-05-28

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# N32Iap

# pyocd flash --erase chip --target N32G430C8L7 --pack=./Nations.N32G430_DFP.1.0.0.pack ./Bootloader/build/Bootloader.bin

#  pyocd flash --erase auto --target N32G430C8L7 --base-address 0x8000000 --pack=./Nations.N32G430_DFP.1.0.0.pack ./Bootloader/build/Bootloader.bin
# pyocd flash --erase auto --target N32G430C8L7 --base-address 0x8007000 --pack=./Nations.N32G430_DFP.1.0.0.pack ./Application/build/Application.bin 

 # HSE=8M,PLL=128M,AHB=128M,APB1=32M,TIM6 CLK=64M

 # CLK,提供给CPU内核的时钟信号,CPU的主频就是指这个信号;
 # HCLK,提供给高速总线AHB的时钟信号;
 # PCLK,提供给低速总线APB的时钟信号;
 # SYSCLK 系统时钟，最大72MHz
 # HCLK ：AHB总线时钟，由系统时钟SYSCLK 分频得到，一般不分频，等于系统时钟
 # 经过总线桥AHB–APB，通过设置分频，可由HCLK得到 PCLK1与PCLK2时钟
 # 不过PCLK2时钟最高可达72MHz，而PCLK1最大36MHz。PCLK2对应APB2外设。PCLK1对应APB1外设。

 # APB 高速(APB2)预分频器
 # 由软件置位和清零，配置 APB2 时钟(PCLK2)的分频系数。需确保 PCLK2 不 超过 64MHz。
 # 0xx:HCLK 不分频
 # 100:HCLK 2 分频
 # 101:HCLK 4 分频
 # 110:HCLK 8 分频
 # 111:HCLK 16 分频
 # APB 低速(APB1)预分频器

 # 由软件置位和清零，配置 APB1 时钟(PCLK1)的分频系数。需确保 PCLK1 不 超过 32MHz。
 # 0xx:HCLK 不分频
 # 100:HCLK 2 分频
 # 101:HCLK 4 分频
 # 110:HCLK 8 分频
 # 111:HCLK 16 分频